引言&＃xff1a;
UART串行通讯协议是一种经典通讯协议&＃xff0c;尽管在当前&＃xff0c;它的通讯传输速度已经不能满足高数据量传输场景&＃xff0c;但在传统的工业应用中还十分普遍广泛。在网上&＃xff0c;一般所见到的可应用于FPGA设计的UART接口都遗留有编程语言的设计痕迹&＃xff0c;无法实现FPGA上的多数据时序控制传输&＃xff0c;因此本文提出了一种带有多标志位的UART控制器&＃xff0c;可以满足数据流的双向全双工传递。但由于本人在设计上经验的缺失&＃xff0c;本文采用的接收状态机与发送状态机的设置与控制存在有严重不足&＃xff0c;希望本文的设计能够引起大家的思考。
1.UART协议
UART协议通过两根数据线实现上下位机数据的双向传递&＃xff0c;在数据通讯开始之时&＃xff0c;通讯双方需要约定通信所使用的波特率值。由于UART不使用时钟线&＃xff0c;因此只有约定了波特率值的前提下&＃xff0c;有效数据才可以被识别采集。在约定的波特率下&＃xff0c;系统按照指定间隔对数据线上的数据进行采样&＃xff0c;读取出有效数据位&＃xff1b;而发送方按照指定间隔将数据的每位保持指定的时间&＃xff0c;方便接收方进行等间隔采样。
在数据发送中&＃xff0c;发送方先将TX线由高拉至低&＃xff0c;然后按照从最低位到最高位的顺序将数据放置于TX线上。有效数据一般为6-10位&＃xff0c;这需要通讯双方提前约定。当有效数据传输完毕后&＃xff0c;可以选择添加一位的奇偶校检位&＃xff0c;也可以选择不添加。当一帧数据被传送出去后&＃xff0c;发送方将TX总线拉高&＃xff0c;等待下一次数据发送。
在数据接收中&＃xff0c;接收方检测到RX总线上的电平从高变为低时&＃xff0c;就明确发送方开始发送数据。当这个低电平位结束后&＃xff0c;数据按从最低位到最高位传送过来&＃xff0c;接收方可以根据波特率设定诗律进行采样接收。
UART总线的数据收发时序如图1.1所示&＃xff1a;
图1.1 UART传输时序
2.UART模块总体设计
根据UART协议&＃xff0c;要实现UART串行通讯&＃xff0c;需要三个基本功能&＃xff1a;波特率生成、接收数据采样、发送数据保持控制。
其中波特率生成是为了给系统生成一个采样保持时钟&＃xff0c;以这个时钟为指示对数据线进行操作。但是&＃xff0c;在FPGA设计中&＃xff0c;不能使用专用时钟计数分频后的结果作为时钟。由于计数器分频后的时钟掺杂有组合逻辑&＃xff0c;它有极大的可能存在有毛刺&＃xff0c;而作为一个依靠边沿触发驱动电路工作的时钟&＃xff0c;显然是不合适的。因此是实际设计中&＃xff0c;分频后得到的波特率时钟应当作为电平控制信号而使用。
而接收数据采样将被集成在数据接收模块。该模块根据UART通信协议规定&＃xff0c;利用状态机在波特率信号的指示下读取总线上的串行数据。当一帧信息被完整的接收后&＃xff0c;该模块生成一个rd信号&＃xff0c;告诉外部模块可以从接收缓冲区读取数据。
发送数据保持控制也是采用状态机实现功能的实现。当待发送数据被送至UART控制模块后&＃xff0c;数据有效标志信号告诉数据发送模块开始工作&＃xff0c;此时控制状态机从空闲状态变换至2开始状态&＃xff0c;将TX总线的高电平拉低&＃xff0c;然后逐位的发送数据&＃xff0c;当数据发送完毕后&＃xff0c;状态机回归空闲&＃xff0c;将TX总线置高&＃xff0c;等待下一次发送数据的到来。
本设计相较于网上其他设计&＃xff0c;增添了写控制。读控制、发送数据有效位等三个控制信号&＃xff0c;根据三个控制信号所携带的信息&＃xff0c;足以实现数据连续接收发送的有效实现。
3.Verilog代码
3.1 顶层模块
module uart(clk,rst_n,data_wr,data_rd,tx,rx,rd,wr,data_v);input clk,rst_n;input rx; //UART串行输入output tx; //数据串行输出input[7:0]data_wr; //数据写入UART模块output[7:0]data_rd; //数据从UART中读出input data_v; //写入数据有效信号output rd; //数据可以从UART模块中读出output wr; //数据可以写入UART模块//wire bps;//波特率时钟信号&＃xff0c;作通讯电平判别////波特率产生模块bps_crate U1(.clk(clk),.rst_n(rst_n),.bps(bps));////数据串行接收模块uart_rx U2(.clk(clk),.rst_n(rst_n),.bps(bps),.rx(rx),.data_rd(data_rd),.rd(rd));////数据串行发送模块uart_tx U3(.clk(clk),.rst_n(rst_n),.bps(bps),.data_v(data_v),.tx(tx),.data_wr(data_wr),.wr(wr));
endmodule
3.2 波特率生成模块
module bps_crate(clk,rst_n,bps);//input clk, rst_n;output bps;//reg bps;reg[7:0]cnt;//分频计数器parameter division &＃61; 10;//调整分频常数确定波特率//always&＃64;(posedge clk or negedge rst_n)if(!rst_n) begincnt <&＃61; 8&＃39;d0;bps <&＃61; 1&＃39;b0;endelse if(cnt &＃61;&＃61; division)begincnt <&＃61; 8&＃39;d0;bps <&＃61; 1&＃39;b1;endelsebegincnt <&＃61; cnt &＃43; 8&＃39;d1;bps <&＃61; 1&＃39;b0;end
endmodule
3.3 接收模块
module uart_rx(clk,rst_n,bps,rx,data_rd,rd);///input clk,rst_n;input bps;//波特率时钟input rx;//串行输入output[7:0]data_rd;//一帧接收数据output rd;//接收数据可读出///reg[7:0]data_rd;reg rd;reg[3:0]state;//串行数据接收状态机///parameter idle &＃61; 4&＃39;d0;parameter bit_0 &＃61; 4&＃39;d1;parameter bit_1 &＃61; 4&＃39;d2;parameter bit_2 &＃61; 4&＃39;d3;parameter bit_3 &＃61; 4&＃39;d4;parameter bit_4 &＃61; 4&＃39;d5;parameter bit_5 &＃61; 4&＃39;d6;parameter bit_6 &＃61; 4&＃39;d7;parameter bit_7 &＃61; 4&＃39;d8;/////状态机状态转移判定always&＃64;(posedge clk or negedge rst_n)if(!rst_n)beginstate <&＃61; 4&＃39;d0;endelse if(state &＃61;&＃61; idle)beginif(bps&~rx) state <&＃61; bit_0;else state <&＃61; idle;endelse if(state &＃61;&＃61; bit_0)beginif(bps) state <&＃61; bit_1;else state <&＃61; bit_0;endelse if(state &＃61;&＃61; bit_1)beginif(bps) state <&＃61; bit_2;else state <&＃61; bit_1;endelse if(state &＃61;&＃61; bit_2)beginif(bps) state <&＃61; bit_3;else state <&＃61; bit_2;endelse if(state &＃61;&＃61; bit_3)beginif(bps) state <&＃61; bit_4;else state <&＃61; bit_3;endelse if(state &＃61;&＃61; bit_4)beginif(bps) state <&＃61; bit_5;else state <&＃61; bit_4;endelse if(state &＃61;&＃61; bit_5)beginif(bps) state <&＃61; bit_6;else state <&＃61; bit_5;endelse if(state &＃61;&＃61; bit_6)beginif(bps) state <&＃61; bit_7;else state <&＃61; bit_6;endelse if(state &＃61;&＃61; bit_7)beginif(bps) state <&＃61; idle;else state <&＃61; bit_7;endelsestate <&＃61; idle;//状态机always&＃64;(posedge clk or negedge rst_n)if(!rst_n)begindata_rd <&＃61; 8&＃39;d0;rd <&＃61; 1&＃39;b0;endelse if(bps)case(state)idle : begindata_rd <&＃61; 8&＃39;d0;rd <&＃61; 1&＃39;b0;endbit_0 : begindata_rd[0] <&＃61; rx;endbit_1 : begindata_rd[1] <&＃61; rx;endbit_2 : begindata_rd[2] <&＃61; rx;endbit_3 : begindata_rd[3] <&＃61; rx;endbit_4 : begindata_rd[4] <&＃61; rx;endbit_5 : begindata_rd[5] <&＃61; rx;endbit_6 : begindata_rd[6] <&＃61; rx;endbit_7 : begindata_rd[7] <&＃61; rx;rd <&＃61; 1&＃39;d1;end default : begindata_rd <&＃61; 8&＃39;d0;rd <&＃61; 1&＃39;d0;endendcaseendmodule
3.4 发送模块
module uart_tx(clk,rst_n,bps,tx,data_wr,wr,data_v);///input clk,rst_n;input bps;//波特率时钟output tx;//串行输出input data_v;input[7:0]data_wr;//一帧发送数据output wr;//发送数据可写入///reg ready;//数据备好标志reg tx;reg[7:0]data;reg wr;reg[3:0]state;//串行数据接收状态机///parameter idle &＃61; 4&＃39;d0;parameter start &＃61; 4&＃39;d1;parameter bit_0 &＃61; 4&＃39;d2;parameter bit_1 &＃61; 4&＃39;d3;parameter bit_2 &＃61; 4&＃39;d4;parameter bit_3 &＃61; 4&＃39;d5;parameter bit_4 &＃61; 4&＃39;d6;parameter bit_5 &＃61; 4&＃39;d7;parameter bit_6 &＃61; 4&＃39;d8;parameter bit_7 &＃61; 4&＃39;d9;//有效数据输入标志上升沿检测模块reg flag;reg v1;always&＃64;(posedge clk or negedge rst_n)if(!rst_n) v1 <&＃61; 1&＃39;b0;else v1 <&＃61; data_v;always&＃64;(posedge clk or negedge rst_n)if(!rst_n) flag <&＃61; 1&＃39;b0;else flag <&＃61; data_v&~v1;//状态机状态转移判定always&＃64;(posedge clk or negedge rst_n)if(!rst_n)beginstate <&＃61; 4&＃39;d0;endelse if(state &＃61;&＃61; idle)beginif(bps&ready) state <&＃61; start;else state <&＃61; idle;endelse if(state &＃61;&＃61; start)beginif(bps) state <&＃61; bit_0;else state <&＃61; start;endelse if(state &＃61;&＃61; bit_0)beginif(bps) state <&＃61; bit_1;else state <&＃61; bit_0;endelse if(state &＃61;&＃61; bit_1)beginif(bps) state <&＃61; bit_2;else state <&＃61; bit_1;endelse if(state &＃61;&＃61; bit_2)beginif(bps) state <&＃61; bit_3;else state <&＃61; bit_2;endelse if(state &＃61;&＃61; bit_3)beginif(bps) state <&＃61; bit_4;else state <&＃61; bit_3;endelse if(state &＃61;&＃61; bit_4)beginif(bps) state <&＃61; bit_5;else state <&＃61; bit_4;endelse if(state &＃61;&＃61; bit_5)beginif(bps) state <&＃61; bit_6;else state <&＃61; bit_5;endelse if(state &＃61;&＃61; bit_6)beginif(bps) state <&＃61; bit_7;else state <&＃61; bit_6;endelse if(state &＃61;&＃61; bit_7)beginif(bps) state <&＃61; idle;else state <&＃61; bit_7;endelsestate <&＃61; idle;//状态机always&＃64;(posedge clk or negedge rst_n)if(!rst_n)beginready <&＃61; 1&＃39;b0;wr <&＃61; 1&＃39;b0;endelse case(state)idle : beginwr <&＃61; 1&＃39;b1;if(flag) ready <&＃61; 1&＃39;b1;tx <&＃61; 1&＃39;b1;endstart : beginready <&＃61; 1&＃39;b0;wr <&＃61; 1&＃39;b0;tx <&＃61; 1&＃39;b0;endbit_0 : begintx <&＃61; data_wr[0];endbit_1 : begintx <&＃61; data_wr[1];endbit_2 : begintx <&＃61; data_wr[2];endbit_3 : begintx <&＃61; data_wr[3];endbit_4 : begintx <&＃61; data_wr[4];endbit_5 : begintx <&＃61; data_wr[5];endbit_6 : begintx <&＃61; data_wr[6];endbit_7 : begintx <&＃61; data_wr[7];end default : begintx <&＃61; 1&＃39;d0;wr <&＃61; 1&＃39;d0;endendcase
endmodule
4.总结
本设计是一个简单的UART控制器设计&＃xff0c;由于设计中设定了一帧数据为8位&＃xff0c;不存有铰检位&＃xff0c;因此结构显得略微粗糙。本文设计主要解决的是变换数据的连续接收发送&＃xff0c;相对于网上其他设计&＃xff0c;可控性、可移植性有所提升。
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