zedboard第七课（IOMEM映射，将BRAM映射到AXI地址空间）

VGA的HSYNC和VSYNC&＃xff0c;调整的是像素的位置&＃xff0c;或者说&＃xff0c;是framebuffer中的数据指针。
Hsync&＃xff0c;将数据指针复位到行首&＃xff0c;Vsync&＃xff0c;将数据指针复位到帧首。接收数据时&＃xff0c;每一个时钟到来&＃xff0c;数据指针会加一。如果没有HSYNC和VSYNC调整指针位置&＃xff0c;将无法对像素数据实现定位映射。
VGA驱动模块&＃xff0c;分为几个部分来实现逻辑。
第一部分&＃xff0c;是控制逻辑生成&＃xff0c;即HSYNC和VSYNC。用counter即可。
第二部分&＃xff0c;是数据获取逻辑&＃xff0c;即framebuffer。用DPram可以。这个模块读DPRAM。

使用工具BMPToCOE或者BMP2DATA可以将图片转换成ROM内容所需要的格式COE。或者C代码的H文件。
将VGA_CTRL包装&＃xff0c;可以和M_AXI交互。
VGA_CTRL右侧设计成VGA的驱动逻辑&＃xff0c;包括HSYNC和VSYNC&＃xff0c;以及从DPRAM的PORTB读数据&＃xff0c;这样就形成了VGAOUT的时序逻辑。
VGA_CTRL左侧设计成M_AXI的USERLOGIC接口形式。当M_AXI有WRITE操作时&＃xff0c;会更新相应的SLV_REG。而USERLOGIC则根据AXI的WRITE操作&＃xff0c;产生相应的控制逻辑&＃xff0c;并获取WDATA&＃xff0c;送到VGA_CTRL的左侧逻辑接口&＃xff0c;实现对DPRAM的PORTA的写数据。
VGA_CTRL左侧&＃xff0c;设计成类似于STREAM的接口形式&＃xff0c;即写入地址是自增的&＃xff0c;所以无需在写入数据同时指定地址&＃xff0c;但是提供了调整BASEADDRESS的功能。所以&＃xff0c;AXI接口&＃xff0c;一共提供了两个REG&＃xff0c;一个用来刷新BASEADDRESS&＃xff0c;一个用来刷新BUFFERDATA。
当AXI写操作了BASEADDRESS这个REG时&＃xff0c;USERLOGIC识别这个REG的地址&＃xff0c;并RESPONSE&＃xff0c;生成对应的控制逻辑和操作逻辑。
当AXI写操作了BUFFERDATA这个REG时&＃xff0c;USERLOGIC识别这个REG的地址&＃xff0c;并RESPONSE&＃xff0c;生成对应的控制逻辑和操作逻辑。

对应的&＃xff0c;PS侧&＃xff0c;需要有相应的驱动程序&＃xff0c;对这两个REG进行操作。并将基本操作封装成合适的用户函数&＃xff0c;方便使用。
绘图函数&＃xff0c;遵循一定的架构。
DrawPoint&＃xff0c;用来绘制特定的坐标的点。
DrawRectangle&＃xff0c;用来绘制特定的区域的点。利用DrawPoint循环完成。
ShowChar&＃xff0c;用来在一个区域内&＃xff0c;绘制特定的图形&＃xff0c;显示成字符。这需要字库的支持。字库就是一个特定的常数数组。需要绘制某个字符&＃xff0c;就找到对应的常数数组。利用DrawPoint循环完成。
ShowString&＃xff0c;用来在一个区域内&＃xff0c;绘制特定的图形&＃xff0c;显示成字符串。利用ShowChar循环完成。
ShowImage&＃xff0c;用来在一个区域内&＃xff0c;绘制特定的图形&＃xff0c;显示成图片。这需要FrameBuffer。FrameBuffer是一个数组&＃xff0c;填入了整屏的逐点数据。数据以类似STREAM的形式&＃xff0c;传输给PL。

如果要实现直接读写点数据&＃xff0c;就要改造M_AXI。
在基于REG的AXI访问中&＃xff0c;更关注的是访问过后&＃xff0c;寄存到REG中的数据&＃xff0c;我们将这些REG中的数据&＃xff0c;传输给USERLOGIC。
如果实现直接读写&＃xff0c;就要将AXI读写的总线空间&＃xff0c;映射到BRAM中&＃xff0c;进行物理地址变换。
此时要关注AXI上传送的AWADDR&＃xff0c;这是BRAM在PORTA上要写入的地址&＃xff0c;将AWADDR变换后的结果&＃xff0c;作为BRAM的PORTA的地址。还有AXI上传送的WDATA&＃xff0c;这是BRAM在PORTA上要写入的数据&＃xff0c;将WDATA变换后的结果&＃xff0c;作为BRAM的PORTA的数据。
实现了映射之后&＃xff0c;对AXI总线空间中的地址单元的读写&＃xff0c;将被USERLOGIC接收&＃xff0c;并跟随处理为对BRAM的地址空间中的地址单元的读写。此时&＃xff0c;对AXI总线的地址空间的读写&＃xff0c;就映射成为对FrameBuffer的地址空间的读写。
来看看S_AXI是怎么控制总线行为的。

always &＃64;( posedge S_AXI_ACLK )beginif ( S_AXI_ARESETN &＃61;&＃61; 1&＃39;b0 ) axi_awready <&＃61; 1&＃39;b0; elsebegin if (~axi_awready && S_AXI_AWVALID && S_AXI_WVALID) axi_awready <&＃61; 1&＃39;b1; else axi_awready <&＃61; 1&＃39;b0; end end always &＃64;( posedge S_AXI_ACLK )beginif ( S_AXI_ARESETN &＃61;&＃61; 1&＃39;b0 ) axi_wready <&＃61; 1&＃39;b0; elsebegin if (~axi_wready && S_AXI_WVALID && S_AXI_AWVALID)axi_wready <&＃61; 1&＃39;b1;else axi_wready <&＃61; 1&＃39;b0; end end assigassign slv_aw_latch_en &＃61; ~axi_wready && S_AXI_WVALID && S_AXI_AWVALID;
assign slv_reg_wren &＃61; axi_wready && S_AXI_WVALID && axi_awready && S_AXI_AWVALID;

axi_awready和axi_wready的控制&＃xff0c;是基于S_AXI_AWVALID && S_AXI_WVALID两个VALID信号来的&＃xff0c;用来控制AW总线的行为&＃xff0c;只有AW和W两个总线均检测到VALID时&＃xff0c;才会使axi_awready和axi_wready有效一个周期。
利用两个ready信号&＃xff0c;可以同步AW总线和W总线的节奏&＃xff0c;无论是谁先VALID&＃xff0c;都要等另一个也VALID&＃xff0c;否则S_AXI不会响应READY。
slv_reg_wren&＃xff0c;是作为指示信号使用的。用来控制W总线上的数据的寄存时机。只有当AW总线和W总线均出现VALID和READY时&＃xff0c;才寄存W总线上的数据。
S_AXI成功读取一个W总线上的数据&＃xff0c;至少需要两个周期&＃xff0c;第一个周期&＃xff0c;&＃xff08;READY LATCH ADDR STEP&＃xff09;&＃xff0c;检测到AW总线和W总线均VALID&＃xff0c;然后拉高两个READY&＃xff0c;同时锁存AW总线上的地址&＃xff0c;第二个周期&＃xff0c;&＃xff08;LATCH STEP&＃xff09;&＃xff0c;检测到两个VALID和两个READY&＃xff0c;锁存W总线的数据&＃xff0c;同时&＃xff0c;对端的M_AXI也会检测到这个LATCH STEP&＃xff0c;然后更新W的数据和AW的地址。

always &＃64;( posedge S_AXI_ACLK )beginif ( S_AXI_ARESETN &＃61;&＃61; 1&＃39;b0 ) axi_awaddr <&＃61; 0; elsebegin if (~axi_awready && S_AXI_AWVALID && S_AXI_WVALID) axi_awaddr <&＃61; S_AXI_AWADDR; end end


axi_awaddr是对AW总线的寄存&＃xff0c;是基于S_AXI_AWVALID && S_AXI_WVALID两个VALID信号来的&＃xff0c;只有AW和W两个总线均检测到VALID时&＃xff0c;并且axi_awready尚未做出响应是&＃xff0c;才会寄存AW总线的当前值。

always &＃64;( posedge S_AXI_ACLK )beginif (slv_reg_wren)begincase ( axi_awaddr[ADDR_LSB&＃43;OPT_MEM_ADDR_BITS:ADDR_LSB] )2&＃39;h0:slv_reg0[(byte_index*8) &＃43;: 8] <&＃61; S_AXI_WDATA[(byte_index*8) &＃43;: 8]; 2&＃39;h1: slv_reg1[(byte_index*8) &＃43;: 8] <&＃61; S_AXI_WDATA[(byte_index*8) &＃43;: 8]; 2&＃39;h2: slv_reg2[(byte_index*8) &＃43;: 8] <&＃61; S_AXI_WDATA[(byte_index*8) &＃43;: 8]; 2&＃39;h3: slv_reg3[(byte_index*8) &＃43;: 8] <&＃61; S_AXI_WDATA[(byte_index*8) &＃43;: 8]; endcaseendend


在slv_reg_wren的控制下&＃xff0c;完成LATCH STEP。将W总线的数据&＃xff0c;分发锁存到对应的slv_reg中。

再来看S_AXI对读操作的控制。

always &＃64;( posedge S_AXI_ACLK )beginif (~axi_arready && S_AXI_ARVALID) axi_arready <&＃61; 1&＃39;b1; else axi_arready <&＃61; 1&＃39;b0; end always &＃64;( posedge S_AXI_ACLK )beginif (~axi_arready && S_AXI_ARVALID) axi_araddr <&＃61; S_AXI_ARADDR;end always &＃64;( posedge S_AXI_ACLK )beginif ( ~axi_rvalid &&S_AXI_ARVALID &&axi_arready) axi_rvalid <&＃61; 1&＃39;b1; else if (axi_rvalid && S_AXI_RREADY) axi_rvalid <&＃61; 1&＃39;b0;end
assign slv_reg_rden &＃61; axi_arready & S_AXI_ARVALID & ~axi_rvalid;


axi_arready的控制&＃xff0c;基于S_AXI_ARVALID&＃xff0c;当AR总线VALID时&＃xff0c;使得axi_arready有效一个周期&＃xff0c;产生对AR总线的响应。
axi_araddr &＃xff0c;是对AR总线上的地址的寄存&＃xff0c;当AR总线VALID时&＃xff0c;且S_AXI并未响应AR总线时&＃xff0c;寄存AR总线上的地址。
axi_rvalid的控制&＃xff0c;基于S_AXI_ARVALID &&axi_arready&＃xff0c;当AR总线VALID&＃xff0c;且得到了S_AXI的响应时&＃xff0c;使得axi_rvalid持续有效&＃xff0c;发起R总线的握手。当检测到R总线上的S_AXI_RREADY响应后&＃xff0c;撤销axi_rvalid。
slv_reg_rden&＃xff0c;是作为指示信号使用的。用来控制R总线上的数据的寄存时机。只有当AR总线上的地址VALID并且得到了S_AXI的READY响应时&＃xff0c;且R总线尚未发起握手时&＃xff0c;才发出读使能信号。

always &＃64;(*)begincase ( axi_araddr[ADDR_LSB&＃43;OPT_MEM_ADDR_BITS:ADDR_LSB] )2&＃39;h0 : reg_data_out <&＃61; slv_reg0;2&＃39;h1 : reg_data_out <&＃61; slv_reg1;2&＃39;h2 : reg_data_out <&＃61; slv_reg2;2&＃39;h3 : reg_data_out <&＃61; slv_reg3;default : reg_data_out <&＃61; 0;endcaseend
always &＃64;( posedge S_AXI_ACLK )beginif (slv_reg_rden) axi_rdata <&＃61; reg_data_out; // register read data end


axi_rdata在slv_reg_rden的控制下&＃xff0c;将数据选择器MUX的输出数据寄存输出到R总线上。

S_AXI成功输出一个R总线上的数据&＃xff0c;至少需要两个周期&＃xff0c;第一个周期&＃xff0c;&＃xff08;ADDR READY LATCH STEP&＃xff09;&＃xff0c;检测到AR总线VALID&＃xff0c;然后拉高ARREADY&＃xff0c;并寄存AR总线上的地址&＃xff0c;由于数据选择器MUX是组合逻辑&＃xff0c;所以当AR被锁存后&＃xff0c;MUX的输出就零延迟的切换到了对应的数据通道上。
第二个周期&＃xff0c;&＃xff08;DATA VALID LATCH STEP&＃xff09;&＃xff0c;检测到AR总线上的VALID和READY&＃xff0c;并且R总线上尚未发起握手&＃xff0c;则拉高R总线的VALID&＃xff0c;发起握手&＃xff0c;同时把选择器MUX上的数据&＃xff0c;锁存到R总线上去。拉高RVALID和锁存MUX是同时进行的。

我们对S_AXI的总线信号的使用&＃xff0c;也是基于上述这些控制信号。
例如&＃xff0c;我们将W总线的数据写入BRAM时&＃xff0c;需要使用slv_aw_latch_en这个控制信号来锁存AW总线上的地址。而在下一个STEP&＃xff0c;用slv_reg_wren这个控制信号&＃xff0c;指示BRAM将LATCHED ADDR 和WDATA一起寄存到BRAM中去。

always &＃64;( posedge S_AXI_ACLK )if (slv_aw_latch_en)bram_wraddr <&＃61; S_AXI_AWADDR ;
assign bram_wren &＃61; slv_reg_wren;


对应的&＃xff0c;PS侧&＃xff0c;驱动程序需要修改。由于在硬件层面实现了地址映射&＃xff0c;所以驱动程序在进行IO时&＃xff0c;就好像在读写内存一样。也就是IOMEMORY。
这里需要用到常见的几种内存操作的技巧。
例如&＃xff0c;
1&＃xff09;绝对地址读写。&＃xff08;BaseAddress&＃43;Offset&＃xff09;
#define SET_FrameBuffer_PIX(x,y,d) *(volatile unsigned int * )(0x43c00000 &＃43; (y*640&＃43;x)<<2 ) &＃61; d
这个宏拟函数&＃xff0c;实现和内联函数一样的功能。其作用在于把操作语句符号化&＃xff0c;使一个具象的运算操作&＃xff0c;具有抽象含义&＃xff0c;可以做为行为描述。函数名本身就是用来做行为描述用的。

与之对应&＃xff0c;DrawPoint&＃xff0c; ShowImage&＃xff0c;函数的操作都会做出相应的修改。

2&＃xff09;数组指针读写。&＃xff08;Pointer&＃43;Offset&＃xff09;
unsigned int *ptr_vga &＃61; 0x43c00000;
由于进行了IOMEMORY映射。所以可以用指针对FrameBuffer的基地址进行标记。然后利用指针进行内存读写。
unsigned int (* pvga)[640] &＃61; 0x43c00000 ;
这是更建议的指针标记方法。用一个二维指针标记一个二维数组的基地址。从而使得指针寻址可以进行二维寻址。