数字后端知识点扫盲——后端设计流程及使用工具

1&＃xff1a;DFT

Design For Test&＃xff0c;可测性设计&＃xff0c;芯片每一步往往都自带测试电路&＃xff0c;DFT的目的就是在设计的时候就考虑将来的测试&＃xff0c;DFT的常见方法是&＃xff0c;在设计中插入scan chain&＃xff0c;将非扫描单元&＃xff08;如寄存器&＃xff09;变为扫描单元&＃xff0c;DFT工具是synopsys的DFT compiler

2&＃xff1a;布局规划&＃xff08;Floor Plan&＃xff09;

布局规划是放置芯片的harden block单元模块&＃xff0c;在芯片设计之初就要确定好各种功能电路的摆放位置&＃xff0c;如MEM&＃xff0c;I/O引脚&＃xff0c;PHY等。布局规划能直接影响芯片最终的面积&＃xff0c;工具为Synopsys的ICC2,以及cadence的Innovus

3:CTS

clock tree synthesis ,时钟树综合&＃xff0c;简单点说就是时钟的布线&＃xff0c;由于时钟信号在数字芯片的全局指挥作用&＃xff0c;它在分布应该是对称式的连接到各个寄存器单元&＃xff0c;从而时时钟从同一个时钟源到达各个寄存器时&＃xff0c;时钟延迟差异最小&＃xff0c;这也是为什么时钟信号需要单独布线的原因&＃xff0c;CTS工具&＃xff0c;Synopsys的ICC2。

4&＃xff1a;布线&＃xff08;place and route&＃xff09;

这里说的布线就是普通的布线了&＃xff0c;包括各种标准单元&＃xff08;基本逻辑门电路&＃xff09;之间的走线&＃xff0c;比如我们平时听到的7nm工艺&＃xff0c;实际就是这里金属布线可以达到的最小宽度&＃xff0c;从微观上看就是MOS管的沟道长度&＃xff0c;工具为synopsys的ICC2&＃xff0c;以及cadence的innovus

这里顺便介绍一下ICC2&＃xff1a;

IC Compiler介绍

5&＃xff1a;寄生参数提取

由于导线本身存在的电阻&＃xff0c;相邻导线之间的互感&＃xff0c;耦合电容在芯片内部会产生信号噪声&＃xff0c;串扰和反射&＃xff0c;这些效应会产生信号完整性问题&＃xff0c;导致信号电压波动和变化&＃xff0c;如果严重就会导致信号失真错误&＃xff0c;提取寄生参数进行再次的分析验证&＃xff0c;分析信号完整性问题是非常重要的&＃xff0c;工具synopsys的 star_RCXT&＃xff0c;Mentor的Calibre。

6&＃xff1a;版图物理验证

对完成布线的物理版图进行功能和时序上的验证&＃xff0c;验证项目很多&＃xff0c;

如LVS&＃xff08;layout versus schematic&＃xff09;验证&＃xff1a;简单说&＃xff0c;就是版图与逻辑综合后的门级电路的对比验证&＃xff1b;DRC&＃xff08;design rule checking&＃xff09;&＃xff1a;设计规则检查没检查连线间距&＃xff0c;连线宽度等是否满足工艺要求&＃xff1b;

ERC(Electrical Rule Checking)&＃xff1a;电气规则检查&＃xff0c;检查短路和开路等电气规则违例等等&＃xff1b;

工具为synopsys的Hercules&＃xff0c;Mentor的calibre等&＃xff0c;实际的后端流程还包括电路功耗分析&＃xff0c;以及随着制造工艺的不断进步产生的DFM&＃xff08;可制造性设计&＃xff09;问题等等。

7&＃xff1a;生产

物理版图验证完成也就是整个芯片设计阶段完成&＃xff0c;下面的就是芯片的制造了&＃xff0c;物理版图一GDSII的文件格式交给芯片代工厂&＃xff08;称为foundry&＃xff09;在晶圆硅片上做出实际的电路&＃xff0c;再进行封装和测试&＃xff0c;就得到了我们实际看见的芯片。