PLL/DLL概念

PLL是英文Phase Lock Loop的缩写&＃xff0c;中文名称为“锁相环”。说到频率信号的产生我们知道有很多种方法&＃xff0c;其中在固定形状和大小的石英晶体上加电压就可以产生一个非常稳定的频率信号&＃xff0c;因此常常用于高精度仪器上作为基准频率使用&＃xff0c;早期电脑主板上的外频通常是由石英晶体直接产生的&＃xff0c;通过倍频或分频电路来获得不同频率的信号让主板各个电路协调工作&＃xff0c;因此在Pentium时代之前的前辈们在给CPU超频时往往需要采用更换晶体的方式&＃xff0c;费力而麻烦。

为了能够在很宽的范围内随意产生任何高精度的频率信号&＃xff0c;PLL电路诞生了。PLL电路的工作原理比较简单&＃xff0c;它由鉴相器、充电泵、环路滤波器和一个振荡器&＃xff08;VCO&＃xff09;构成。PLL电路刚接通电源时&＃xff0c;VCO内部由变容二极管组成的RCL电路开始振荡而产生一个并不规范的频率&＃xff0c;该频率经过分频电路降频后被送到鉴相器与石英晶体产生的基准频率进行相位的对比&＃xff0c;发现VCO产生的频率偏离电路设定时就根据偏差的方向由充电泵产生一个矫正电压&＃xff0c;该电压经过环路滤波器后送入VCO内的可变二极管上&＃xff0c;随着可变二极管上工作电压的变化&＃xff0c;其内部电容容量也会发生变化&＃xff0c;VCO的振荡频率开始改变并趋近电路设定的频率&＃xff0c;一旦两者频率信号的相位同步&＃xff0c;鉴相器检测出来的相位误差就接近0&＃xff0c;VCO内变容二极管两端的电压就固定不变&＃xff0c;PLL电路就开始输出设定的频率信号并开始正常工作了。

由于PLL电路输出的时钟信号的频率可以在很大范围内变化&＃xff0c;而且调整速度快&＃xff0c;信号稳定&＃xff0c;我们只要改变基准频率的大小或加入不同的修正电压就能随意的改变VCO输出的频率大小&＃xff0c;也正是因为PLL电路灵活方便的特性&＃xff0c;现在很多需要产生高质量频率信号的电路中都能见到PLL的身影。

ADC器件datasheet中的抖动是指的ADC内部本身的孔径抖动(Aperture jitter),并非指构成实际采样系统后的总jitter。

DLL和PLL是两个完全不同的东西&＃xff0c;用在不同的地方。
DLL-Delay locked loop用在数字电路中&＃xff0c;用来自动调节一路信号的延时&＃xff0c;使两路信号的相位一致&＃xff08;边沿对齐&＃xff09;&＃xff0c;在需要某些数字信号&＃xff08;比如data bus上的信号&＃xff09;与系统时钟同步的情况下&＃xff0c;DLL将两路clock的边沿对齐&＃xff08;实际上是使被调节的clock滞后系统clock 整数个周期&＃xff09;&＃xff0c;用被调节的clock做控制信号&＃xff0c;就可以产生与系统时钟严格同步的信号&＃xff08;比如输出数据data跟输入clock同步&＃xff0c;边沿的延时不受到电压、温度、频率影响&＃xff09;。PLL--Phase locked loop除了用作相位跟踪&＃xff08;输出跟输入同频同相&＃xff0c;这种情况下跟DLL有点相似&＃xff09;外&＃xff0c;可以用来做频率综合&＃xff08;frequency synthesizer&＃xff09;&＃xff0c; 输出频率稳定度跟高精度低漂移参考信号&＃xff08;比如温补晶振&＃xff09;几乎相当的高频信号&＃xff0c;这时&＃xff0c;它是一个频率源。利用PLL&＃xff0c;可以方便地产生不同频率的高质量信号&＃xff0c;PLL输出的信号抖动&＃xff08;频域上表现为相噪&＃xff09;跟它的环路带宽&＃xff0c;鉴相频率大小有关。总的说来&＃xff0c;PLL的环路带宽越小&＃xff0c;鉴相频率越高&＃xff0c;它的相位噪声越小&＃xff08;时域上抖动也越小&＃xff09;。
由于在实际ADC系统中&＃xff0c;采样系统总的动态特性主要取决于采样时钟的抖动特性&＃xff0c;如果对频率要求不是太高&＃xff0c;VCXO是比较好的选择。
如果确实需要可变频率低抖动时钟&＃xff0c;则基于PLL的时钟发生器是最好选择。