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【连载】FPGAVerilogHDL系列实例多位数值比较器

【连载】FPGAVerilogHDL系列实例VerilogHDL之多位数值比较器一、原理在数值系统中,特别是在计算机中都具有运算功能,一种简单的运算就是

【连载】 FPGA Verilog HDL 系列实例  

Verilog HDL 之 多位数值比较器

 一、原理

  在数值系统中,特别是在计算机中都具有运算功能,一种简单的运算就是比较它们的大小。数值比较器就是对两数A、B进行比较,以判断其大小的逻辑电路。

                  表1.1 多位比较器真值表

二、实现

在设计文件中输入Verilog代码

1 `timescale 1 ns / 1 ps
2
3 module compare3 ( Y ,A ,B );
4
5 input [3:0] A ;
6 wire [3:0] A ;
7 input [3:0] B ;
8 wire [3:0] B ;
9
10 output [2:0] Y ;
11 reg [2:0] Y ;
12
13 always @ ( A or B )
14 begin
15 if ( A > B )
16 Y <&#61; 3&#39;b001;
17 else if ( A &#61;&#61; B)
18 Y <&#61; 3&#39;b010;
19 else
20 Y <&#61; 3&#39;b100;
21 end
22 endmodule

 

 

转:https://www.cnblogs.com/kongtiao/archive/2011/08/27/2151636.html



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