第七章边沿检测技术的重要性与实践

一、边沿检测技术的意义

在众多电子工程领域，尤其是FPGA设计中，边沿检测技术扮演着至关重要的角色。尽管许多教科书可能未充分强调这一点，但对于深入理解和高效利用FPGA资源而言，掌握边沿检测技术至关重要。作者通过自身的学习经历，分享了如何在缺乏系统指导的情况下，逐步理解并应用这一关键技术的经验。

作者提到，虽然个人的成长之路充满挑战，但在不断探索和完善的过程中，逐渐认识到追求卓越的重要性。通过阅读大量文献，特别是《深入浅出玩转FPGA》这本书，作者发现了边沿检测技术的独特价值，这也成为了其职业生涯中的一个重要转折点。

值得一提的是，作者曾在一次FPGA公司的面试中，仅用几秒钟就成功绘制了一个边沿检测电路，并对其工作原理进行了详尽的解释，这一表现不仅赢得了面试官的高度评价，也为其职业发展奠定了坚实的基础。

二、边沿检测的基本概念

边沿检测主要指检测输入信号或FPGA内部逻辑信号的瞬态变化，即识别信号的上升沿或下降沿。这项技术在FPGA设计中极为常见，几乎每个复杂项目都会涉及。接下来的内容将详细介绍边沿检测的具体实现方法。

以作者面试时所使用的电路为例，该电路通过一系列逻辑门实现了对输入信号边沿的有效检测。具体工作流程如下：

1. D触发器在时钟clk的驱动下，输出trigger信号，记录了t0时刻的信号状态。


2. trigger信号通过非门转换，得到t1时刻的信号状态。


3. 通过与门组合，分别产生pos_edge（上升沿）和neg_edge（下降沿）信号。

当系统处于复位状态时，D触发器将被重置，无法进行边沿检测。

三、优化边沿检测技术

1. 使用Block或Verilog实现边沿检测

为了提高信号的稳定性，通常会在边沿检测电路中加入多级触发器，以消除信号波动带来的影响。例如，可以在原有的基础上添加两个额外的触发器，使信号延迟两个时钟周期后再进行边沿检测。

以下是使用Block图和Verilog代码实现的示例：

Block图实现：

Verilog代码实现：

module edge_tech_design(
    input clk,
    input rst_n,
    input trigger,
    output pos_edge,
    output neg_edge
);

reg trigger_r0, trigger_r1, trigger_r2;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        trigger_r0 <= 1'b0;
        trigger_r1 <= 1'b0;
        trigger_r2 <= 1'b0;
    end else begin
        trigger_r0 <= trigger;
        trigger_r1 <= trigger_r0;
        trigger_r2 <= trigger_r1;
    end
end

assign pos_edge = trigger_r1 & ~trigger_r2;
assign neg_edge = ~trigger_r1 & trigger_r2;

endmodule

编译后的Quartus II RTL图显示，该设计与Block图中的逻辑门设计完全一致，验证了代码的正确性。

Modelsim-Altera仿真结果：

仿真结果显示，在信号上升沿或下降沿到来时，系统能够准确及时地检测到这些变化。

2. 边沿检测技术的应用场景

边沿检测技术在实际项目中有着广泛的应用，包括但不限于以下几个方面：

• 将时钟边沿使能转换为边沿检测使能，确保时钟同步。


• 捕获信号的突变，如UART、SPI等通信协议中的信号变化。


• 在逻辑分析仪中用于信号边沿的精确检测。

3. 实现指标与潜在问题

尽管边沿检测技术具有显著优势，但也存在一些潜在的问题需要关注：

• 提高CLK频率可以提升边沿检测的响应速度，但无法滤除信号跳变中的噪声。


• 降低CLK频率有助于滤除噪声，但可能导致边沿检测的延迟。


• 增加D触发器的数量可以进一步滤除噪声，但会增加检测延迟。