task里可以使用always语句吗_verilog中可综合的task使用

前言

在进行多通道数据处理的时候&＃xff0c;对于数据截位这样的操作&＃xff0c;重复性的功能任务则可使用task进行预先定义&＃xff0c;直接调用。

减少代码量及代码出错概率及后期修改容易程度。

流程

(1)任务的语法格式&＃xff1a;

task ;

...

endtask

(2)任务注意事项&＃xff1a;

第一行task语句中不能列端口名称&＃xff0c;system verilog中可以。

输入输出端口数量不受限制&＃xff0c;但输出只能为reg。

任务中不能出现initial,always。但任务可在initial、always中使用。

vivado支持task综合&＃xff0c;但需保证task中的代码本来就是可以综合的。

(3)实际代码验证&＃xff1a;

调用此task&＃xff1a;注意输入输出要一一对应。

vivado已经验证&＃xff0c;是可以综合的。

以上。

标签&＃xff1a;task,代码,initial,vivado,任务,verilog,综合

来源&＃xff1a; https://www.cnblogs.com/kingstacker/p/12195895.html