i.MX6ULL终结者时钟系统和原理分析

1 i.MX6ULL时钟系统

iMX6ULL的系统主频为528MHz&＃xff0c;有些型号可以跑到696MHz&＃xff0c;但是默认情况下iMX6ULL 的主频为396MHz。我们想要让iMX6ULL运行时候达到最大性能&＃xff0c;就需要将主频上调至最大528MHz&＃xff0c;或者更大&＃xff0c;其它的外设时钟也要设置到NXP官方推荐的值。
更多关于芯片的时钟可以查阅 《IMX6ULL参考手册.pdf》的第10章“Chapter 10 Clock and Power Management”和第18章“Chapter 18 Clock Controller Module (CCM)”&＃xff0c;这两章有详细的讲解。

系统时钟
我们打开核心板原理图&＃xff0c;搜索“RTC_XTALI”即可看到如图 1.1内容&＃xff1a;

这里我们可以看到有两个晶振。32.768KHz的晶振是RTC&＃xff08;实时时钟&＃xff09;的时钟源。24MHz晶振是CPU内核及其他外设的时钟源。

PPL&＃xff08;Phase Locked Loop&＃xff09;时钟源
iMX6ULL系列外设所需要的时钟源&＃xff0c;都是由24MHz晶振倍频产生的&＃xff0c;一共有7组&＃xff0c;如图 1.2所示&＃xff1a;

PPL1&＃xff08;ARM_PLL&＃xff09;&＃xff1a;这个PPL供内核使用&＃xff0c;可编程倍频器&＃xff0c;最高可达1.3GHz。注意&＃xff0c;此频率高于芯片支持的最大频率1.0 GHz。
PPL2&＃xff08;System_PLL或528_PLL&＃xff09;&＃xff1a;固定22倍频&＃xff0c;产生528MHz。这个PPL还分出4路PFD&＃xff0c;即PLL2_PFD0~PLL2_PFD3&＃xff0c;
528_PLL和PLL2_PFD0~PLL2_PFD3
为各种总线提供时钟。他们不提供精确的或恒定的频率&＃xff0c;可以实现动态调频。通常的&＃xff0c;528_PLL和PLL2_PFD0~PLL2_PFD3作为系统内部总线&＃xff0c;内部逻辑处理单元&＃xff0c;DDR接口&＃xff0c;NAND/NOR接口模块等的时钟源。
PPL3&＃xff08;USB1_PLL&＃xff09;&＃xff1a;用于USBPHY&＃xff08;OTG PHY&＃xff09;&＃xff0c;固定20倍频&＃xff0c;同样分出4路PFD&＃xff0c;即PLL3_PFD0~PLL3_PFD3&＃xff0c;产生了480MHz的VCO频率和24MHz振荡器。主PPL和4路PFD也可作为其他接口时钟输入。
PPL4&＃xff08;Audio PLL&＃xff09;&＃xff1a;用于音频外设&＃xff0c;提供低抖动和高精度音频时钟&＃xff0c;频率范围为650MHz&＃xff5e;1300MHz&＃xff0c;频率分辨率优于1Hz。可以选择1/2/48/16分频。
PPL5&＃xff08;Video PLL&＃xff09;&＃xff1a;用于标准视频显示外设&＃xff0c;提供低抖动和高精度音频时钟&＃xff0c;频率范围为650MHz&＃xff5e;1300MHz&＃xff0c;频率分辨率优于1Hz。该时钟主要用作显示和视频接口的时钟。可以选择1/2/48/16分频。
PPL6&＃xff08;ENET_PLL&＃xff09;&＃xff1a;固定为20&＃43;5/6倍频&＃xff0c;产生500MHz&＃xff0c;在此基础上产生25/50/100/125MHz网络时钟。
PPL7&＃xff08;USB2_PLL&＃xff09;&＃xff1a;用于USB2PHY&＃xff08;OTG PHY&＃xff09;&＃xff0c;固定20倍频&＃xff0c;产生了480MHz的VCO频率和24MHz振荡器。

时钟树
如此多的时钟分支都要一一对应不同的外设。我们要参考《IMX6ULL 参考手册.pdf》里的18.3小结“CCM Clock Tree”&＃xff0c;来学习如何选择PPL时钟。

时钟树整体分为三个部分&＃xff1a;CLOCK SWITCHER、CLOCK ROOT GENERATOR和SYSTEM CLOCKS。其中左边的CLOCK_SWITCHER就是我们上一小节讲解的那7路PLL和8路PFD&＃xff0c;右边的SYSTEM CLOCKS就是芯片外设&＃xff0c;中间的CLOCK ROOT GENERATOR部分的作用就是选择合适的时钟接入外设接口&＃xff0c;负责给CLOCK SWITCHER和SYSTEM CLOCKS连线。就是在7路PLL和8路PFD选择合适时钟源&＃xff0c;提供给外设使用。

我们以ESAI外设为例&＃xff0c;ESAI时钟图 1.5所示&＃xff1a;

这里的CLOCK ROOT GENERATOR又被分成三部分&＃xff1a;
ESAI_CLK_SEL&＃xff1a;时钟源选择器&＃xff0c;手册中搜索“ESAI_CLK_SELESAI ”可知&＃xff0c;有4个可选的时钟源&＃xff1a;PLL4、PLL5、PLL3_PFD2和pll3_sw_clk。具体选择哪一路作为ESAI的时钟源是由寄存器CCM->CSCMR2 的ESAI_CLK_SEL 位来决定的&＃xff0c;用户可以自由配置。如图 1.6所示&＃xff1a;

1.ESAI_CLK_PRED&＃xff1a;一次分频&＃xff0c;手册中搜索“ESAI_CLK_PRED”可知&＃xff0c;有1~8分频8种选择&＃xff0c;分频值由寄存器CCM_CS1CDR的ESAI_CLK_PRED来确定的&＃xff0c;假如现在PLL4&＃61;650MHz&＃xff0c;我们选择PLL4作为ESAI时钟&＃xff0c;一次分频选择2分频&＃xff0c;那么此时的时钟就是650/2&＃61;325MHz。如图 1.7所示&＃xff1a;

2.ESAI_CLK_PODF&＃xff1a;二次分频&＃xff0c;手册中搜索“ESAI_CLK_PODF”可知&＃xff0c;在一次分频的基础上在此分频&＃xff0c;有1~8分频8种选择&＃xff0c;经过此分频器以后的时钟就是325/8&＃61;40.625MHz。因此最终进入到 ESAI 外设的时钟就是40.625MHz。

以上是以外设ESAI为例的设置方式&＃xff0c;其他外设可以根据具体需求查看手册去配置。

内核时钟
上一节的时钟树上我们可以查找到ARM 内核时钟如图 1.8所示&＃xff1a;

1.时钟源PPL1&＃xff0c;默认为996MHz。
2.寄存器CCM_CACRR的低三位即ARM_PODF位对PLL1进行分频&＃xff0c;有0_{7分别对应1}8分频8种选择。这里选择2分频&＃xff0c;经过分频之后就是996/2&＃61;498MHz&＃xff0c;如图 1.9所示&＃xff1a;

这样&＃xff0c;出来的就是ARM的内核时钟&＃xff0c;也就是芯片主频&＃xff08;498MHz&＃xff09;。
如果我们要设置528MHz&＃xff0c;我们需要设置PPL1为1056MHz&＃xff0c;寄存器CCM_CACRR的ARM_PODF位配置为2分频即可。如果我们要设置为696MHz主频。我们需要将PPL1设置为696MHz&＃xff0c;那么寄存器CCM_CACRR的ARM_PODF位配置为2分频即可。
我们在来看下如何设置PPL1。PPL1是由寄存器CCM_ANALOG_PLL_ARMn决定的&＃xff0c;结构如图 1.10&＃xff1a;

寄存器CCM_ANALOG_PLL_ARMn 中有两个主要位&＃xff1a;
ENABLE: 时钟输出使能。1&＃xff1a;使能PLL1输出&＃xff0c;0&＃xff1a;关闭PLL1输出。
DIV_SELECT: 设置PLL1的输出频率&＃xff0c;可设置范围为&＃xff1a;54~108&＃xff0c;PLL1 CLK &＃61; Fin *div_seclec/2.0&＃xff0c;Fin&＃61;24MHz。如果PLL1要输出1056MHz的话&＃xff0c;div_select就要设置为88。在修改PLL1时钟频率的时候我们需要先将内核时钟源改为其他的时钟源&＃xff0c;PLL1可选择的时钟源如图 1.11所示&＃xff1a;

1.pll1_sw_clk也就是PLL1的最终输出频率。
2.选择器&＃xff0c;选择pll1_sw_clk的时钟源&＃xff0c;寄存器CCM_CCSR的PLL1_SW_CLK_SEL位决定pll1_sw_clk是选择pll1_main_clk还是step_clk。正常情况下应该选择pll1_main_clk&＃xff0c;但是如果要对pll1_main_clk&＃xff08;PPL1&＃xff09;的频率进行调整的话&＃xff0c;比如我们要设置PLL1&＃61;1056MHz&＃xff0c;此时就要先将pll1_sw_clk切换到step_clk上。等pll1_main_clk调整完成以后再切换回来。
3.选择器&＃xff0c;选择step_clk的时钟源&＃xff0c;由寄存器CCM_CCSR的STEP_SEL位来决定step_clk是选择osc_clk还是secondary_clk。一般选择osc_clk&＃xff0c;也就是24MHz 的晶振。

这里我们就用到了一个寄存器 CCM_CCSR&＃xff0c;结构如图 1.12所示&＃xff1a;

这个寄存器我们用到两个位&＃xff1a;
STEP_SEL&＃xff1a;选择setp_clk时钟源。
PLL1_SW_CLK_SEL&＃xff1a;选择pll1_sw_clk时钟源。

到此&＃xff0c;我们可以简单整理下修改主频思路&＃xff1a;
1.设置CCSR的STEP_SEL位&＃xff0c;设置step_clk的时钟源为24M。
2.设置CCSR的PLL1_SW_CLK_SEL位&＃xff0c;设置pll1_sw_clk的时钟源step_clk&＃61;24MHz&＃xff0c;通过这一步我们就将I.MX6ULL的主频先设置为24MHz&＃xff0c;直接来自于外部的24M时钟晶振。
3.设置CCM_ANALOG_PLL_ARMn&＃xff0c;将pll1_main_clk&＃xff08;PPL1&＃xff09;设置为1056MHz。
4.设置CCSR的PLL1_SW_CLK_SEL位&＃xff0c;重新将pll1_sw_clk的时钟源切换回pll1_main_clk&＃xff0c;切换回来以后的pll1_sw_clk就等于1056MHz。
5.设置CCM_CACRR的ARM_PODF为2分频&＃xff0c;内核主频就是1056/2&＃61;528MHz。

PFD时钟
我们还需要设置好其他的PLL和PFD时钟&＃xff0c;PLL1上一小节已经设置了&＃xff0c;其他的PPL时钟有的是固定的&＃xff08;PPL2-528MHz&＃xff0c;PPL3-480MHz&＃xff0c;PPL7-480MHz&＃xff09;&＃xff0c;有的暂时可以不需要设置&＃xff08;PPL4&＃xff0c;PPL5&＃xff0c;PPL6分别对应音视频和网络&＃xff09;。

接下来就是设置PFD时钟。恩智浦有官方推荐数值如下表&＃xff1a;
PFD 推荐值&＃xff08;MHz&＃xff09;
PPL2_PFD0 352
PPL2_PFD1 594
PPL2_PFD2 400&＃xff08;实际为396&＃xff09;
PPL2_PFD3 297
PPL3_PFD0 720
PPL3_PFD1 540
PPL3_PFD2 508.2
PPL3_PFD3 454.7

PLL2的4路PFD频率&＃xff0c;用到寄存器是CCM_ANALOG_PFD_528n&＃xff0c;寄存器结构如图 1.13所示&＃xff1a;

寄存器CCM_ANALOG_PFD_528n分为四组&＃xff0c;分别对应PFD0~PFD3&＃xff0c;每组8个bit&＃xff0c;我们就以PFD0为例&＃xff0c;看一下如何设置PLL2_PFD0的频率。

PFD0对应的寄存器位如下&＃xff1a;
PFD0_FRAC&＃xff1a;PLL2_PFD0的分频数&＃xff0c;PLL2_PFD0的计算公式为52818/PFD0_FRAC&＃xff0c;可设置的范围为12~35。
PFD0_STABLE&＃xff1a;只读位&＃xff0c;通过此位判断PLL2_PFD0是否稳定&＃xff0c;新分频生效时此位取反。
PFD0_CLKGATE&＃xff1a;PLL2_PFD0输出使能位。1表示关闭PLL2_PFD0输出&＃xff1b;0表示使能PLL2_PFD0输出
PLL2_PFD0的频率为352MHz&＃xff0c;需要设置PFD0_FRAC&＃61;52818/352&＃61;27&＃xff0c;PFD0_CLKGATE为0。

PLL2_PFD1~PLL2_PFD3
设置类似&＃xff0c;频率计算公式都是528*18/PFDX_FRAC&＃xff08;X&＃61;1~3&＃xff09;&＃xff0c;因此PLL2_PFD1&＃61;594MHz的话&＃xff0c;PFD1_FRAC&＃61;16&＃xff1b;PLL2_PFD2&＃61;400MHz的话&＃xff0c;&＃xff08;PFD2_FRAC不能整除&＃xff0c;取最近的整数值&＃xff09;PFD2_FRAC&＃61;24&＃xff0c;实际为396MHz&＃xff1b;PLL2_PFD3&＃61;297MHz的话&＃xff0c;PFD3_FRAC&＃61;32。

接下来配置PLL3_PFD0~PLL3_PFD3这4路PFD的频率&＃xff0c;使用到的寄存器是CCM_ANALOG_PFD_480n&＃xff0c;此寄存器结构如图 1.14所示&＃xff1a;

寄存器CCM_ANALOG_PFD_480n和CCM_ANALOG_PFD_528n的结构是一模一样的&＃xff0c;寄存器位的含义也是一样的&＃xff0c;只是频率计算公式不同&＃xff0c;频率计算公式为PLL3_PFDX&＃61;480*18/PFDX_FRAC&＃xff08;X&＃61;0~3&＃xff09;
设置PLL3_PFD0&＃61;720MHz&＃xff0c;PFD0_FRAC&＃61;12&＃xff1b;
设置PLL3_PFD1&＃61;540MHz&＃xff0c;PFD1_FRAC&＃61;16&＃xff1b;
设置PLL3_PFD2&＃61;508.2MHz&＃xff0c;PFD2_FRAC&＃61;17&＃xff1b;
设置PLL3_PFD3&＃61;454.7MHz&＃xff0c;PFD3_FRAC&＃61;19。

AHB、IPG和PERCLK根时钟
iMX6ULL外设根时钟可设置范围如图 1.15所示&＃xff1a;

这里给大多数外设的根时钟设置范围&＃xff0c;AHB_CLK_ROOT最高可以设置132MHz&＃xff0c;IPG_CLK_ROOT和PERCLK_CLK_ROOT最高可以设置66MHz。我们将AHB_CLK_ROOT、IPG_CLK_ROOT和PERCLK_CLK_ROOT分别设置为132MHz、66MHz、66MHz。AHB_CLK_ROOT和IPG_CLK_ROOT的设置如图 1.16所示&＃xff1a;

上图就是AHB_CLK_ROOT和IPG_CLK_ROOT的时钟图&＃xff0c;图中分为了4部分&＃xff1a;
1.用来选择pre_periph_clk的时钟源&＃xff0c;可以选择PLL2、PLL2_PFD2、PLL2_PFD0和PLL2_PFD2/2。寄存器CCM_CBCMR的PRE_PERIPH_CLK_SEL位决定选择哪一个&＃xff0c;默认选择PLL2_PFD2&＃xff0c;因此默认pre_periph_clk&＃61;PLL2_PFD2&＃61;396MHz。
2.用来选择periph_clk的时钟源&＃xff0c;由寄存器CCM_CBCDR的ERIPH_CLK_SEL位与PLL_bypass_en2组成的或门来选择。当CCM_CBCDR的PERIPH_CLK_SEL位为0的时候periph_clk&＃61;pr_periph_clk&＃61;396MHz。
3.通过CBCDR的AHB_PODF位来设置AHB_CLK_ROOT的分频值&＃xff0c;1~8分频8种&＃xff0c;如果想要AHB_CLK_ROOT&＃61;132MHz的话就应该设置为3分频&＃xff08;默认&＃xff09;&＃xff1a;396/3&＃61;132MHz。
4.通过CBCDR的IPG_PODF位来设置IPG_CLK_ROOT的分频值&＃xff0c;1~4分频4种&＃xff0c;IPG_CLK_ROOT时钟源是AHB_CLK_ROOT&＃xff0c;要想IPG_CLK_ROOT&＃61;66MHz的话就应该设置2分频&＃xff08;默认&＃xff09;&＃xff1a;132/2&＃61;66MHz。

最后要配置PERCLK_CLK_ROOT时钟频率。如图 1.17所示&＃xff1a;

可以看出&＃xff0c;PERCLK_CLK_ROOT时钟来源有两个&＃xff0c;OSC&＃xff08;24MHz&＃xff09;和IPG_CLK_ROOT&＃xff0c;由寄存器CCM_CSCMR1的PERCLK_CLK_SEL决定&＃xff0c;如果该位为0&＃xff0c;则PERCLK_CLK_ROOT的时钟源是IPG_CLK_ROOT&＃61;66MHz&＃xff0c;可以通过设置寄存器CCM_CSCMR1的PERCLK_PODF位来配置分频&＃xff0c;我们需要66MHz的PERCLK_CLK_ROOT&＃xff0c;所以这里配置为1分频。

在上面的设置中用到了三个寄存器。

寄存器CCM_CBCDR结构图如图 1.18&＃xff1a;

该寄存器各位解释如下&＃xff1a;
PERIPH_CLK2_PODF&＃xff1a;periph2时钟分频&＃xff0c;可设置1~8分频8种。
PERIPH2_CLK_SEL&＃xff1a;选择peripheral2的主时钟&＃xff0c;修改此位会引起一次与MMDC的握手&＃xff0c;修改完成以后要等待握手完成&＃xff0c;握手完成信号由寄存器CCM_CDHIPR中指定位表示。为0选择PLL2&＃xff1b;为1选择periph2_clk2_clk。
PERIPH_CLK_SEL&＃xff1a;peripheral主时钟选择&＃xff0c;修改此位会引起一次与MMDC的握手&＃xff0c;所以修改完成以后要等待握手完成&＃xff0c;握手完成信号由寄存器CCM_CDHIPR中指定位表示。为0选择PLL2&＃xff1b;为1选择periph_clk2_clock。
AXI_PODF&＃xff1a;axi时钟分频&＃xff0c;可设置1~8分频8种。
AHB_PODF&＃xff1a;ahb时钟分频&＃xff0c;可设置1~8分频8种。修改此位会引起一次与MMDC的握手&＃xff0c;所以修改完成以后要等待握手完成&＃xff0c;握手完成信号由寄存器CCM_CDHIPR中指定位表示。
IPG_PODF&＃xff1a;ipg时钟分频&＃xff0c;可设置1~4分频4种。
AXI_ALT_CLK_SEL&＃xff1a;axi_alt时钟选择。为0选择PLL2_PFD2&＃xff1b;为1选择PLL3_PFD1。
AXI_CLK_SEL&＃xff1a;axi时钟源选择。为0选择periph_clk&＃xff1b;为1选择axi_alt时钟。
FABRIC_MMDC_PODF&＃xff1a;fabric/mmdc时钟分频设置&＃xff0c;可设置1~8分频8种。
PERIPH2_CLK2_PODF&＃xff1a;periph2_clk2的时钟分频&＃xff0c;可设置1~8分频8种。

寄存器CCM_CBCMR结构图图 1.19&＃xff1a;

寄存器各个位的解释如下&＃xff1a;
LCDIF1_PODF&＃xff1a;lcdif1的时钟分频&＃xff0c;可设置1~8分频8种。
PRE_PERIPH2_CLK_SEL&＃xff1a;pre_periph2时钟源选择。为00选择PLL2&＃xff0c;为01选择PLL2_PFD2&＃xff0c;为10选择PLL2_PFD0&＃xff0c;为11选择PLL4。
PERIPH2_CLK2_SEL&＃xff1a;periph2_clk2时钟源选择。为0选择pll3_sw_clk&＃xff0c;为1选择OSC。
PRE_PERIPH_CLK_SEL&＃xff1a;pre_periph时钟源选择。为00选择PLL2&＃xff0c;为01选择PLL2_PFD2&＃xff0c;为10选择PLL2_PFD0&＃xff0c;为11选择PLL2_PFD2/2。
PERIPH_CLK2_SEL&＃xff1a;peripheral_clk2时钟源选择。为00选择pll3_sw_clk&＃xff0c;为01选择osc_clk&＃xff0c;为10选择pll2_bypass_clk。

接下来是寄存器CCM_CSCMR1&＃xff0c;结构如图 1.20所示&＃xff1a;

该寄存器我们主要用到PERCLK_CLK_SEL和PERCLK_PODF位&＃xff0c;解释如下&＃xff1a;
PERCLK_CK_SEL&＃xff1a;perclk时钟源选择。为0选择ipg clk&＃xff0c;为1选择osc clk。
PERCLK_PODF&＃xff1a;perclk的时钟分频&＃xff0c;可设置1~8分频8种。
这里要注意&＃xff0c;我们在修改配置如下时钟选择器或者分频器的时候会引起与MMDC的握手发生&＃xff1a;1.mmdc_podf&＃xff0c;2.periph_clk_sel&＃xff0c;3.periph2_clk_sel&＃xff0c;4.arm_podf&＃xff0c;5.ahb_podf。在发生握手信号后需等待握手完成&＃xff0c;寄存器CCM_CDHIPR中保存着握手信号是否完成&＃xff0c;如果相应的位为1的话就表示握手没有完成&＃xff0c;如果为0的话就表示握手完成&＃xff0c;很简单&＃xff0c;这里就不一一列举寄存器CCM_CDHIPR中的各个位了。
在修改arm_podf和ahb_podf时&＃xff0c;要先关闭其时钟输出&＃xff0c;等修改完成之后再开启&＃xff0c;否则的话可能会出现在修改完成以后没有时钟输出的现象。

至此&＃xff0c;iMX6ULL的时钟系统就讲解完了&＃xff0c;iMX6ULL的时钟系统相对很复杂&＃xff0c;大家要结合《I.MX6ULL参考手册.pdf》中时钟相关的结构图来学习。

2 原理分析

本章讲解的iMX6ULL的时钟属于CPU芯片内部设计。