fpga编程锁定中间变量

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fpga编程锁定中间变量

写testench时，使用等待上升沿语句，@（posedge  clk）要用非阻塞赋值

例如，激励信号为输入信号D，你的被测模块要会对此信号延迟一拍

如果，你用阻塞赋值激励信号，那么你的这一拍就不会延迟，而是和激励信号完全相等，如下图的Q

原因：

阻塞赋值在上升沿之前某段时间；非阻塞赋值在上升沿之后某段时间；寄存器采样是在时钟上升沿之前的某段时间里，而赋值是在时钟上升沿之后的某段时间里

所以，激励信号D阻塞赋值，在上升沿之前赋值，而寄存器Q在上升沿之前采到了这一变化，又在时钟上升沿之后进行赋值，所以看起来，他们是完全相等的。

可参考这篇文章

modelsim中用非阻塞赋值仿真遇到的问题 - CSDN博客   

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