学习笔记三、I2C总线传输协议

简介&＃xff1a;

I2C&＃xff08;Inter-integrated Circuit&＃xff09;总线支持设备之间的短距离通信&＃xff0c;用于处理器和一些外围设备之间的接口。它是由数据线SDA和时钟线SCL构成的串行总线&＃xff0c;可发送和接收数据&＃xff0c;在CPU与被控IC之间&＃xff0c;IC与IC之间进行双向传送&＃xff0c;高速IIC一般可达400Kbps以上。

I2C可以支持多个Slave设备&＃xff0c;允许有多个master&＃xff0c;并且每个master都可以与所有的slave通信&＃xff08;master之间不可通过I2C通信&＃xff0c;并且每个master只能轮流使用I2C总线&＃xff09;。master是指启动数据传输的设备并在总线上生成时钟信号以驱动该传输&＃xff0c;而被寻址的设备都作为slave。

                                                                            IIC总线时序图

大部分I2C设备支持100khz和400KHz模式。使用I2C传输数据会有一些额外消耗&＃xff1a;每发送8bits数据&＃xff0c;就需要额外1bit的数据&＃xff08;ACK或NACK&＃xff09;。I2C支持双向数据交换&＃xff0c;由于仅有一根数据线&＃xff0c;故通信是半双工的。

I2C协议

I2C协议把传输的消息分为两种类型的帧&＃xff1a;

一个地址帧----用于master指明消息发往哪个slave&＃xff1b;

一个或多个数据帧-----由master发往slave的数据&＃xff08;或由slave发往master&＃xff09;&＃xff0c;每一帧是8bit的数据。

注&＃xff1a;协议要求每次发到SDA上的字节长度必须为8位&＃xff0c;并且每个字节后须跟一个ACK位&＃xff0c;

数据在SCL处于低电平时放到SDA上。并在SCL变为高电平后进行采样。读写数据和SCL上升沿之间的时间间隔由总线上的设备自己定义的&＃xff0c;不同芯片可能有差异。

I2C数据传输的时序图如下&＃xff1a;

开始条件&＃xff08;start condition&＃xff09;

为了标识传输正式启动&＃xff0c;master设备会将SCL置为高电平&＃xff08;当总线空闲时&＃xff0c;SDA和SCL都处于高电平状态&＃xff09;&＃xff0c;然后将SDA拉低&＃xff0c;这样&＃xff0c;所有slave设备就会知道传输即将开始。如果两个master设备同时都希望获得总线的所有权&＃xff0c;那么谁先将SDA拉低&＃xff0c;谁就赢得了总线的控制权。在整个通信期间&＃xff0c;可以存在start来开启每一次新的通信序列&＃xff08;communication aequence&＃xff09;&＃xff0c;而无需先放弃总线的控制权&＃xff0c;后面会讲到这种机制。

地址帧&＃xff08;adress frame&＃xff09;

地址帧总是在一次通信的最开始出现&＃xff0c;一个7-bit的地址是从最高位&＃xff08;MSB&＃xff09;开始发送的&＃xff0c;这个地址后面会紧跟1-bit的操作符&＃xff0c;1表示读操作&＃xff0c;0表示写操作。

接下来的一个bit是ACK/NACK&＃xff0c;这个帧中前面8bits发送完成后&＃xff0c;接收端的设备获得SDA控制权&＃xff0c;此时接收设备应该在第9个时钟脉冲之前回复一 个ACK&＃xff08;将SDA拉低&＃xff09;以表示接收正常。如果接收设备没有将SDA拉低&＃xff0c;则说明接收设备可能没有收到数据&＃xff08;如寻址的设备不存在或设备忙&＃xff09;或无法解析收到的消息&＃xff0c;如果这样。则由master来决定如何处理&＃xff08;stop或repeated start condition&＃xff09;。

数据帧&＃xff08;data frames&＃xff09;

在地址帧发送之后&＃xff0c;就可以开始传输数据了&＃xff0c;master 继续产生时钟脉冲&＃xff0c;而数据则由master&＃xff08;写操作&＃xff09;或slave&＃xff08;读操作&＃xff09;放到SDA上&＃xff0c;每个数据帧8bit&＃xff0c;数据帧的数据量可以是任意的&＃xff0c;直到产生停止条件。每一帧数据传输&＃xff08;即每8bit&＃xff09;之后&＃xff0c;接收方就需要回复一个ACK或NACK&＃xff08;写数据由slave发送ACK&＃xff0c;读数据时由master发送ACK。当master知道自己读完最后一个byte数据时&＃xff0c;可发送NACK然后接stop condition&＃xff09;。

停止条件&＃xff08;stop condition&＃xff09; 

当所有数据都发送完成时&＃xff0c;master将产生一个停止条件&＃xff0c;停止条件定义为&＃xff1a;在SDA置于低电平时&＃xff0c;将SCL拉高并保持高电平&＃xff0c;然后将SDA拉高。

主要&＃xff1a;在正常传输数据过程中&＃xff0c;将SCL处于高电平时&＃xff0c;SDA上的值不应该变化&＃xff0c;防止产生一个停止条件。

重复开始条件&＃xff08;repeated start condition&＃xff09; 

有时master需要在一次通信中进行多次消息交换&＃xff08;例如与不同的slave传输消息&＃xff0c;或切换读写操作&＃xff09;&＃xff0c;并且期间不希望被其他master干扰&＃xff0c;这时可以使用“重复开始条件”-----在一次通信中&＃xff0c;master可以产生多次start condition&＃xff0c;来完成多次消息交换&＃xff0c;最后再产生一个stop condition结束整个通信过程。由于期间没有stop condition&＃xff0c;因此master 一直占用总线&＃xff0c;其他master无法切入。 

为了产生一个重复的开始条件&＃xff0c;SDA在SCL低电平时拉高&＃xff0c;然后SCL拉高&＃xff0c;接着master就可以产生一个开始条件继续新的消息传输&＃xff08;按照正常的7-bit/10bit地址传输时序&＃xff09;。重复开始条件的传输时序如图所示&＃xff1a;

时钟拉伸&＃xff08;clock stretching&＃xff09; 

有时候&＃xff0c;低速slave可能由于上一个请求还没有处理完成&＃xff0c;尚无法继续接收master的后续请求&＃xff0c;即master的数据传输速率超过了slave的处理能力&＃xff0c;这种情况下&＃xff0c;slave可以进行时钟拉伸来要求master暂停传输数据&＃xff0c;通常时钟都是由master提供的&＃xff0c;slave只是在SDA上放数据或读数据&＃xff0c;而时钟拉伸则是slave在master释放SCL后&＃xff0c;将SCL主动拉低并保持。此时要求master停止在SCL上产生脉冲以及在SDA上发送数据&＃xff0c;知道slave释放SCL&＃xff08;SCL为高电平&＃xff09;。之后&＃xff0c;master便可以继续正常的数据传输了&＃xff0c;可见时钟拉伸实际上是利用了时钟同步的机制&＃xff08;见下文&＃xff09;。只是时钟由slave产生。

如果系统中存在这种低速slave并且slave实现了clock stretching &＃xff0c;则master 必须实现为能够处理这种情况&＃xff0c;实际上大部分slave设备中不包含SCL驱动器的&＃xff0c;因此无法拉伸时钟&＃xff0c;

所以更完整的I2C数据传输时序图为&＃xff1a;

10bit地址空间&＃xff1a;

上面讲到I2C支持10bit的设备地址&＃xff0c;此时的时序如下图所示&＃xff1a;

在10bit地址的I2C系统中&＃xff0c;需要两个帧来传输slave的地址。第一个帧的前5个bit固定为b1110&＃xff0c;后接slave地址的高2位&＃xff0c;第8位仍然是R/W位&＃xff0c;接着是一个ACK位&＃xff0c;由于系统中可能有多个10-bit slave设备地址的高2bit相同&＃xff0c;因此这个ACK可能由多有slave设备设置。第二个帧接着第一个帧发送&＃xff0c;包含slave地址的低8位&＃xff08;7:0&＃xff09;&＃xff0c;接着该地址的slave回复一个ACK&＃xff08;NACK&＃xff09;

注意&＃xff0c;10bit地址的设备和7bit地址的设备在系统中是可以并存的&＃xff0c;因为7-bit地址的高5位不可能是b11110.实际上对于7-bit的从设备地址&＃xff0c;合法范围为b0001xxx-b1110xxx&＃xff0c;‘x’表示任意值&＃xff0c;因此该类型地址最多有112&＃xff08;其他为保留地址[1]&＃xff09;。

两个地址帧传输完成后&＃xff0c;就开始数据帧的传输了。这和7-bit地址中的数据帧传输过程相同。

时钟同步和仲裁 

如果两个master都想在同一条空闲总线上传 输&＃xff0c;此时必须能够使用某种机制来选择将总线控制权交给哪个master&＃xff0c;这是通过时钟同步和仲裁来完成的&＃xff0c;而被迫让出控制权的master则需要等待总线空闲后再继续传输。在单一master的系统上无需实现时钟同步和仲裁。

时钟同步

时钟同步是通过I2C接口和SCL之间的线‘与’&＃xff08;wired-AND&＃xff09;来完成的&＃xff0c;即如果有多个master同时产生时钟&＃xff0c;那么只有所有master都发送高电平时&＃xff0c;SCL上才表现为高电平&＃xff0c;否则SCL都表现为低电平。

总线仲裁

总线仲裁和时钟同步类似&＃xff0c;当所有master在SDA上都写1时&＃xff0c;SDA的数据才是1&＃xff0c;只要有一个master写0&＃xff0c;那此时SDA上的数据就是0。一个master每发送一个bit数据&＃xff0c;在SCL处于高电平时&＃xff0c;就检查看SDA的电平是否和发送的数据一致&＃xff0c;如果不一致&＃xff0c;这个master便知道自己输掉仲裁&＃xff0c;然后停止向SDA写数据&＃xff0c;也就是说&＃xff0c;如果master一直检查到总线上数据和自己发送的数据一致&＃xff0c;则继续&＃xff0c;这样在仲裁过程中就保证了赢得仲裁的master不会丢失数据。

输掉仲裁的master在检测到自己输了之后也不再产生时钟脉冲&＃xff0c;并且要在总线空闲时才能重新传输。

仲裁的过程可能要经过多个bit的发送和检查。实际上两个master如果发送的时序和数据完全一样。则两个master都能正常完成整个的数据传输。