Verilog重要语法和关键字梳理

Verilog HDL建模方法
——时序逻辑建模（时钟驱动，上升沿，下降沿always@（posedge ** or negedge **），有限状态机FSM）
——组合逻辑建模（always@（*））

技巧
上述建模方法提示我们

1. 善于用always@（posedge clk）来检测状态；
2. 善于用assign生成触发信号、标志信号或者驱动后级电路的信号；
3. 所有的时序电路都可以用状态机来实现，线程的并行是必须的，正因为线程的特性导致c语言是简单的。

Verilog HDL描述方法
–结构描述:(例化)
–数据流描述:(as