S5pv210降低频率，系统运行已经变慢，但是不降低功耗，大家说说说咋回事，有设置代码。

外围没断电？

 首先要确认功耗大是哪里产生的，对 CPU 降频不是万能的方法。

引用 1 楼 xqhrs232 的回复:

外围没断电？

引用 2 楼 91program 的回复:

 首先要确认功耗大是哪里产生的，对 CPU 降频不是万能的方法。

两位的回答没有到点上。
外围没断又能怎么样，频率降低，内存频率降低，按照以前的6410 2440 2416 等必然会降低功耗。
试了一下，的确是没降低功耗，即使用了S5pv210 DVFS 驱动，
我觉得是某一个地方寄存器是没有设置到，不然是不会出现这种现象的。
S5pv210的PLL时钟有多路，外设的时钟可选择来源有几路。这个问题有可能是时钟选择源的问题了。
如果只采用一个晶体的，那么这个pll 是没被完全禁用的，因为mpll 和apll 公用一个24M晶体的来源，降低apll 只是 禁用一个分频而已，所以对降低功耗作用不大。
我猜想这是最关键的原因之一，不信apll mpll vpll，epll 同时降低试试看。估计就会有效果了。

如果vpll ，mpll ，epll，apll 全部降低频率才能降低S5pv210 的功耗，那这个处理器的功耗降低也是无解了。S5pv210 android下就没做动态调频的驱动。

在S5pv210 电源管理章节有说明禁用一些时钟和降低频率是能降低功耗的，估计是一些细节的寄存器没修改。
To reduce the dynamic power consumption, S5PV210 uses clock gating and frequency scaling. Clocks in 
S5PV210 can be disabled in module-by-module basis. Clock frequency can be lowered when the system is not 
required to operate at the maximum frequency. 

正常方式下，用着两种方式降低功耗还是靠谱的
In NORMAL mode, use module-based clock gating, block-based power gating, and frequency scaling to reduce 
power consumption. To reduce dynamic power consumption, clock gating disables clock input to specific module 
according to the operating scenario. Clock gating can be done in module-by-module basis. 
To reduce static power consumption of a block or power domain (a group of modules), power gating disconnects a 
leakage current path. Power gating can be done in block-by-block basis.   
Frequency scaling lowers the operating frequency to reduce dynamic power consumption. 
In IDLE mode, the CPU clock is disabled internally by entering Standby mode of Cortex-A8. CPU performs WFI 
instruction to enter Standby mode. In this mode, Cortex-A8 core is not running, therefore dynamic power of CPU 
is reduced. The remaining parts of the chip keep their states in NORMAL mode, that is, clock-gated modules are 
still clock-gated and power-gated blocks are still power-gated. 

真是悲剧，看文档也觉得目前的这样降低频率是对的。但是真的功耗没变化，恼火啊。
这里真的没有高手了吗？wince 底层真是吃力不讨好的活儿现在。找个沟通交流伙伴也找不到。

BSP里有没有宏定义在降了主频之后其它东东的频率是否有跟着降低呢，比如DDR之类的
其它路的时钟总的来说应该是跟着主频有一定的变化的，如果没有变化，也许会导致楼主说的现象

引用 8 楼 hudaweikevin 的回复:

BSP里有没有宏定义在降了主频之后其它东东的频率是否有跟着降低呢，比如DDR之类的
其它路的时钟总的来说应该是跟着主频有一定的变化的，如果没有变化，也许会导致楼主说的现象

内存会跟着降低了。
算了，这个我结贴了。我以后再搞了。